从EDA角度来看，当前挑战主要来自三个方面：一是新工艺节点不断涌现带来的物理验证和可测性设计（Design-for-Test）方面的挑战；二是不断攀升的设计规模导致的高阶综合（High Level Synthesis）、功能验证和物理验证等运行时长（Runtime）过长的问题；三是从片上系统（SoC）到系统堆叠（System of System）带来的设计方法学和验证方法学的革命性变化。
“多即是好，大即是美”在集成电路行业永不过时。虽然和竞争对手比的时候常常是比小，谁的面积更小、谁的功耗更低；但比大才是主流，才更吸引眼球，比谁集成的晶体管数量更多，谁的功能更多，谁的性能更强大。和自己上一代产品相比，也是比大，有没有和上一代产品比小的？面积更小？功耗更低？那只是降成本的半代产品，体面的公司都不这么比。
市场上，大芯片追求高集成度的竞赛还在持续，虽然晶圆制造工艺接近物理极限，但在各方努力之下，十年内半导体工艺发展路线已经非常清晰，晶体管尺寸微缩技术还能向前发展，芯片集成规模还能增加，意味着芯片开发与生产生态中各环节要解决的难题越来越多。
三个挑战
Siemens EDA全球副总裁兼中国区总经理凌琳告诉探索科技（ID:techsugar），从EDA角度来看，当前挑战主要来自三个方面：一是新工艺节点不断涌现带来的物理验证和可测性设计（Design-for-Test）方面的挑战；二是不断攀升的设计规模导致的高阶综合（High Level Synthesis）、功能验证和物理验证等运行时长（Runtime）过长的问题；三是从片上系统（SoC）到系统堆叠（System of System）带来的设计方法学和验证方法学的革命性变化。
工艺换代导致芯片设计复杂度上升
每一次晶圆制造工艺升级换代，半导体晶体管的特性都会受到影响。例如，金属寄生效应和加工应力对晶体管的影响在不同代工艺之间会有差异，光刻和化学机械抛光（CMP）等环节对器件可制造的影响也不同，新的器件特性和更大的系统复杂性，给物理验证和可测性设计增加了很多难度，往往需要新的设计约束和设计规范，乃至新开发流程和新工具。
这些新的、更严格的约束与设计规范通常会大幅增加设计、综合与仿真验证的计算量，增加新节点芯片从产品定义到流片量产所需时间，因此SoC开发需要更多的硬件开发平台与更新的工具链，从而增加成本。
而每一代产品的工作量增长，并不仅局限于计算，在向更先进工艺节点迁移时，随着设计复杂度指数型增长，所需模拟与数字设计人员数量也要增加，而模拟与混合信号IP在迁移到新工艺时工作量更大，根据Siemens EDA在2018年的一份白皮书中的统计数据，过去5年中节点迁移所需的IP开发工程师数量增加了50%。
两个对策
三大挑战对EDA的诉求，都可以归结到如何提高开发与生产效率上。
凌琳表示，在“后摩尔定律”时代，为应对挑战，EDA厂商首先应该重视基于机器学习的设计方法学。人工智能和机器学习为EDA厂商打破效率瓶颈提供了有效的武器。例如，在计算光刻中，Siemens EDA的软件采用了机器学习，能用3倍的速度以纳米级的准确度来预测OPC（Optical Proximity Correction，光学邻近效应校正）输出，在LFD制造中，还能预测产量限制因素和制定设计准则。在深度数据分析中使用机器学习以后，Siemens EDA的Solide软件能进行变化性可感知的设计和特征提取，而在由诊断驱动的产量分析中，基于机器学习的软件YieldInsight则可以大大提高客户FinFET设计的良率分析能力。
另外一个重要的方向是“上云“。Siemens EDA对EDA上云非常重视，制定了云使用指导原则，并提出了在云上运行Calibre操作的最佳实践。为了制定和测试这些指导原则与实践，Siemens EDA与AMD微软Azure 联合开展了一个项目，通过采用运行在 Azure 公共云上的 AMD EPYC 服务器，验证了“云上Calibre” 平台的强大能力。AMD工程师使用Siemens EDA经 TSMC认证的Calibre nmDRC软件平台，在约8 小时内就完成了对其最大的7纳米芯片设计的物理验证，该设计包含130亿个晶体管。数据表明，利用Siemens EDA云设计方法学，7纳米芯片量产设计的物理验证周期可以缩短为原来的2.5分之一。
验证与仿真加速
实际上，Calibre一向是Siemens EDA应对物理验证和可制造设计（DFM）挑战的利器，该工具能提供完成的IC验证和DFM优化功能，满足所有签核（sign-off）要求，可加快设计从创建到制造的过程，最近推出的Calibre DRC/LVS Recon，可以把布局布线时的DRC/LVS物理验证速度提高30倍。
随着工艺升级，芯片开发工作中验证工作量上升显著。当前,大型SoC项目数字工程师设计与验证比例通常为1:2,甚至1:3，即需要两倍或三倍于设计人员的人力投入到验证开发工作中。凌琳指出，验证解决方案就是要提供最高的验证吞吐量和覆盖率，使客户能够开发业界最复杂的设计。除了物理验证工具，Siemens EDA在硬件辅助系统、数模混合验证以及单元库和IP验证方面有完整的解决方案。凌琳说：“我们的验证解决方案致力于解决集成电路开发团队在仿真加速、数模混合设计仿真等方面临的急迫挑战。”
SoC验证成本上升
2021年，Siemens EDA发布了最新的Veloce硬件辅助系统，该系统是业内首个完整的集成式解决方案，将虚拟平台、硬件仿真和 FPGA 原型验证技术融于一身。提供用于虚拟平台/软件激活验证的 Veloce HYCON（HYbrid CONfigurable）、150亿门级电路Veloce Strato+、Veloce Primo 企业级 FPGA 原型验证系统以及Veloce proFPGA 桌面 FPGA 原型验证系统。
在数模混合验证领域，Siemens EDA的Analog FastSPICE 平台可为模拟、射频、混合信号、存储器和定制数字电路提供快速的电路验证，现在还包括了AFS eXTreme 技术，为大型布线后模拟设计带来更多的性能优势。而Questa可提高覆盖率和调试效率，以领先的仿真算法解决SoC设计验证的复杂难题。Symphony混合信号平台可提供业界最快和可配置的混合信号解决方案，以准确验证设计功能、连接性和所有设计级别的A/D接口性能。
Solido设计平台则是Siemens EDA在库和IP设计领域的验证解决方案，支持变化感知设计和特征化解决，采用定制化机器学习技术，实现所需的置信度, 同时可以显著减少时间和资源,并呈现出极佳的数据可视化效果。
先进封装
随着单片集成度增速放缓，立体封装技术越来越被芯片公司所重视，多芯片架构设计可以并行部署或者以三维配置堆叠，通常集成在单个系统级封装 (SiP) 中，以满足当前市场对于小尺寸、高能效、低延迟和高性能的需求。此外， SiP 技术还能够将单独的、以其最佳工艺节点制造的芯片整合在一起，即芯粒Chiplets技术，已经有桌面处理器等大型芯片在量产产品中应用。总而言之，立体封装技术已经成为SoC/SoS（System of System）开发的重要支撑。
复杂的集成要求使得EDA 公司需提供全面的先进封装解决方案，Siemens EDA的Xpedition高密度先进封装 (HDAP) 流程就是针对芯片先进封装设计的高效解决方案。Xpedition能够对多芯片封装进行快速的原型设计、规划、设计和验证。
该方案有两大独特技术。第一， Xpedition Substrate Integrator 工具，它是一个图形化、快速的虚拟原型设计环境，能够探索异构 IC 并将其与中介层、封装和 PCB 集成，采用基于规则的方法优化性能、连接和可制造性，提供了针对整个跨领域基底系统的快速且可预测的组件样机制作。
第二，Xpedition Package Designer 工具，它是一个完整的 HDAP 从设计到掩模就绪的 GDS 输出解决方案，能够管理封装物理实现。Xpedition Package Designer 工具使用内置的 HyperLynx 设计规则检查 (DRC) 在签核之前进行详细的设计内检查，而 HyperLynx FAST3D 封装解析器则提供了封装模型的创建。该工具直接与 Calibre 工具集成，为开发者提供流程设计套件(PDK) 的签核功能。
同时，Siemens EDA还推出了OSAT（外包装配和测试）联盟计划，帮助推动生态系统功能，以支持新型高密度高级封装 (HDAP) 技术，如针对客户芯片设计的 2.5D IC、3D IC 和扇出晶圆级封装 (FOWLP)。
在3D封装层面，Siemens EDA和西门子其他部门也有很多协作机会，除了机械分析与热分析，西门子不同部门的软件可以在后台打通，实现分析结果与数据库共享，从而更好地进行系统级分析。
异构计算与高阶综合
Chiplets和SiP正逐渐兴起，预示着异构计算的兴旺前景。在异构集成芯片开发过程中，如果开发环境不统一，那么综合的效率必然会被拉低，因此高阶综合(High-Level Synthesis, HLS)就异构开发的一个必选项。
客户可以基于此更好地设计架构、管理内存分配和神经网络的宽度与纵深，决定在芯片内部放置多少流水线等。当设计方法发生转变的时候，验证方法也会相应有所变化。传统IC的验证方法是测试规则、架构和规范，而现在更多的是垂直应用层面的验证需求，这就需要通过相关技术仿真出一个虚拟AI引擎，然后把算法数据推送到硬件仿真系统中的AI引擎上去执行代码处理和最终应用，以便获得整体的性能、功耗以及数据。这样，在芯片尚未开发之时就能及早掌握整个系统的性能表现。
凌琳表示，在这方面，Siemens EDA 提供 Catapult HLS与高级异构封装解决方案，Catapult HLS极大减少了自定义加速器的设计工作。通过准确的实施指标与替代性架构之比，Tiny Yolo CNN推理速度比软件实施快1万倍，每次推理比软件实施节省1.2万倍精力。
高级异构封装解决方案中，Siemens EDA在设计环节提供异构计划和原型设计；在实施环节，Siemens EDA可提供硅中介层和封装的物理实施；其2.5/3D 高级逻辑和物理验证可以用于验证环节；同时Siemens EDA也提供可靠性的热分析和机械分析能力。
石破天惊的时刻
谈到中国市场，凌琳信心十足。他表示，中国领先客户实力不俗，部分厂商已经走到世界前列，在先进工艺导入方面更是走到了整个行业的第一集团。“得益于OPC市场的大爆发，以及物理验证客户需求的大爆发，近年来我们在中国区的EDA软件业务（排除掉设计IP）的成长是竞争对手的2倍左右。”凌琳告诉探索科技（ID:techsugar），Siemens EDA加强了中国区技术支持人手配置，加大了与中国客户的交流频次，认真听取中国客户需求，有望与中国客户一起在市场上获得大丰收，他说：“2021年注定会是旭日东升石破天惊的历史时刻。”
