以下文章来源于泰丰瑞电子，作者Fiona
一种新型RDL PoP扇出晶圆级封装工艺芯片到晶圆键合技术
扇出型晶圆级中介层封装（ FOWLP）以及封装堆叠（Package-on-Package, PoP）设计在移动应用中具有许多优势，例如低功耗、短信号路径、小外形尺寸以及多功能的异构集成。此外，它还可以应用于多种封装平台，包括PoP、系统级封装（SiP）和芯片尺寸封装（ CSP）。这些优势来源于一种称为再分布层（Redistribution Layer, RDL）的先进互连技术。
然而，PoP类型的基于RDL的平台需要在顶部和底部两侧都制作再分布层（RDL），以便能够在上面堆叠另一个封装。在一个整体工艺流程中，这意味着第二层RDL只能在完成所有第一层RDL以及诸如倒装芯片键合、塑封和晶圆背面研磨等组装工序之后才能制造。因此，这种工艺流程不像非PoP类型平台那样具有优势，因为在第二层RDL工艺过程中芯片可能会损 失或损坏。
为了解决基于RDL的中介层封装堆叠（PoP）挑战，引入了一种真正的芯片最后工艺流程（chip-last process flow），并采用了芯片到晶圆（Chip-to-Wafer, C2W）键合技术。文章展示了构建和测试一个基于RDL的晶圆级中介层PoP封装的结果，该封装的尺寸为12.5 x 12.5 mm²，厚度为0.357 mm 包括植球。底部侧具有三层再分布层（RDL）结构，而用于封装堆叠的顶部RDL为单层结构。这些RDL使用铜（Cu）线实现，线宽/间距（L/S）为5 μm/10 μm，并且采用铜芯焊球（Copper-Cored Solder Balls, CCSBs）作为垂直互连组件。通过可靠性测试确认了硅片和CCSBs的连接质量。测试样品封装通过了所有可靠性测试，包括湿气敏感性测试（Moisture Resistance Test, MRT）L3、温度循环测试（TCB）1,000次循环以及高温存储（ HTS）1,000小时。
一、介绍
中介层封装堆叠（ PoP）是一种实现三维（3D）结构需求的封装技术，通过堆叠两个不同的层压基板（顶部中介层和底部基板），并使用铜芯焊球（Copper-Cored Solder Balls, CCSBs）或通孔（Through Mold Vias, TMVs）进行垂直互连。使用两个基板提供了更容易的翘曲管理以及更具成本效益的灵活构造的优势。通过优化基板材料和设计，可以控制封装的翘曲。顶部中介层为商业现成或定制内存的使用提供了设计灵活性。
由于这些原因，中介层封装堆叠（Interposer PoP）主要用于移动应用处理器（APs。尽管基于层压基板技术的中介层PoP是一个非常强大的平台，能够满足当前行业的需求，但它在减少封装厚度和本体尺寸方面仍存在局限性，这是由于当前基板制造能力的限制所致。除了封装尺寸的限制外，5G时代的先进封装还需要更高的输入/输出（I/O）数量，这需要更精细的互连、更细的凸点间距以及多芯片集成。
先进封装专注于新材料和组装技术，以满足上述新的需求。其中一项有前景的技术是利用铜再分布层（RDL）技术的中介层封装堆叠（Interposer PoP）平台，该技术已经应用于旗舰移动处理器中。基于RDL的3D封装具有许多优势，如外形尺寸、特征尺寸、电气和热性能等。图1展示了两种不同的中介层PoP：(a) 基于层压基板的中介层PoP，以及 (b) 基于RDL的中介层PoP。图1显示了两种不同的PoP:(a)层压式，(b)基于RDL的。
图1. 中介层PoP的示意图
a) 基于层压基板
b) 基于RDL（再分布层）
RDL制造技术基于晶圆处理，能够实现更薄和更精细的电气走线。RDL传统上是通过在硅或玻璃晶圆上采用加成层方法（additive layer method）制造的。通过重复构建钝化层和金属互连层，可以实现多层RDL。每条金属线通过钝化层中图案化的过孔（vias）进行机械和电气连接。
基于RDL的中介层PoP有两种主要的工艺概念，如图2所示：(a) 芯片优先和 (b) 芯片最后。在芯片优先工艺中，芯片以正面朝上的方式键合到带有或不带中介层RDL的基板上，然后使用环氧模塑料（EMC）材料进行封装。为了实现电气连接，通过晶圆研磨暴露芯片上的金属焊盘。最后，在塑封暴露的一侧制造多层RDL。这些多层RDL作为底部RDL基板。在制造复杂的多层底部RDL之前，芯片已经被附着在晶圆上。芯片最后工艺的流程与芯片优先相反。首先在晶圆上准备底部RDL基板层，然后如图2(b)所示，将芯片以倒装芯片的方式键合上去。顶部RDL中介层可以根据需求进行制造。
图2. 工艺流程示意图
a)芯片优先
b)芯片最后
这两种选项在良率管理和建程周期控制方面各有优缺点。然而，如果需要制造顶部和底部的RDL层，两种选项都无法避免芯片损失的风险，因为至少有一层RDL（顶层或底层）必须在芯片键合之后进行制造。这种工艺流程还会因为顺序工艺流程而导致工艺周期时间增加。
一种新的混合组装工艺已经被引入，可以克服上述技术障碍。通过使用扇出型测试样品进行样件制造，以评估封装在结构和可靠性方面的特性。新工艺的关键区别在于每个RDL层是分别准备的，并在芯片附着后进行组装。这种工艺的一个好处是在实际芯片组装步骤之前可以进行中间测试，以识别已知良好的位置。这样，实际芯片仅被放置在已知良好的RDL位置上。换句话说，通过分离RDL准备过程，可以在RDL工艺过程中防止实际芯片的损失。另一个好处是样本处理效率的提高，因为顶部和底部RDL层都是直接在载体晶圆上形成的，而不需要任何如EMC底填料等中间材料。因此，在RDL工艺过程中，晶圆提供了平坦的表面，最终这些工艺特点有助于整体RDL和组装工艺良率的提升。
代替高铜柱用于垂直互连，在混合工艺中应用了铜芯焊球（CCSBs），如图3所示的基于层压基板的中介层PoP。最新的基于RDL的3D封装平台采用高铜柱。然而，在这种新工艺中，电镀铜柱可能在组装过程中无法提供足够的坚固性。CCSB技术是垂直互连中一种成熟且可靠的方法，特别适用于基于层压基板的移动封装，因为在批量回流焊过程中不熔化铜芯球，可以控制顶部中介层和底部基板之间的间隙高度。
评估封装在结构和可靠性方面的特性。新流程的一个关键区别在于，每个RDL都是单独准备的，并在芯片附着后进行组装。该流程的一个好处是，在实际芯片组装步骤之前可以进行临时测试，以识别已知良好的位置。然后，实际芯片仅可以分配到已知良好的RDL位置。换句话说，通过分离RDL准备过程,可以防止RDL过程中实际芯片丢失。另一个好处是样本处理效率，因为顶部和底部RDL层直接形成在载体晶圆上，无需任何中间材料，如EMC灌封料。因此，晶圆在RDL工艺过程中提供了平坦的表面,最终，这些工艺特征有助于整体RDL和组装工艺的产量提高。
图3. 带有CCSB的基于RDL的
中介层PoP示意图
提供了使用新工艺流程构建测试样品的结果及其可靠性性能。以下部分还将讨论该工艺的优势。
二、测试样品信息
A封装结构
图4展示了一个中介层PoP测试样品的三维示意图。该结构包括一个硅片、铜芯焊球（CCSBs）、顶部RDL中介层以及底部RDL层。硅片以倒装芯片的方式键合在底部RDL基板上，其中外围阵列使用45 μm的凸点，而核心阵列则使用65 μm的凸点进行微凸点布局。环氧模塑料（EMC）被填充在这两层RDL之间，并用来封装硅片和CCSBs，确保整个结构的稳定性和可靠性。
图4. 基于RDL的中介层PoP的
3D示意图
顶部RDL中介层设有凸块下金属（UBM）焊盘阵列，用于与移动内存封装或如电容器和电感器等无源组件建立电气连接。顶部RDL中介层的信号路径通过连接两层之间的CCSBs扩展到底部RDL层。360个CCSBs的间距为250 μm。
底部RDL基板由三层金属层和四层介电有机钝化层构成。底部RDL的最小线宽（L）和间距（S）分别是5 μm和10 μm。这种精细的金属互连线宽度在维持封装尺寸有限的同时，提升了信号集成度。封装用的环氧模塑料（EMC）为硅片和铜芯焊球（CCSBs）提供了结构强度、电气绝缘和环境保护。在封装底部形成了一个球栅阵列（BGA）。经过批量回流焊后，焊球的高度为135 μm，间距为350 μm。顶部RDL中介层和底部RDL基板的尺寸均为12.5 x 12.5 mm²。包括焊球在内的总封装厚度为357 μm。表1汇总了测试样品封装的相关信息。
表1. 测试样品的信息
B
菊花链设计
测试样品中设有用于在可靠性测试前后进行电气开路/短路（O/S）测试的菊花链。总共嵌入了七条菊花链，这些菊花链可以分为三条主要的互连路径，如图5所示：(a) 从底部RDL到顶部RDL，(b) 从底部RDL到硅片，(c) 底部RDL之间的互连路径。
图5. 三条菊链路示意图
从底部RDL到顶部RDL的路径通过三条菊花链检查垂直连通性。这三条链中的一条环绕四个封装角，这些区域是对热循环测试最敏感的部位。另外两条链分别用于封装的核心区域和顶部RDL中介层区域。从底部RDL到硅片的路径设计用于测试底部RDL基板与硅片之间的微凸点连接。最后一条路径检查底部RDL基板内部的金属互连线。这些菊花链帮助在可靠性测试前后识别故障位置。
三、流程图
A顶部和底部RDL的制备
正如所提到的，这种新工艺的关键优势在于在芯片附着之前分别构建顶部和底部RDL层。每个RDL层都在晶圆级别进行准备。图6说明了制备序列。晶圆充当临时载体，并将在最终制造阶段被移除。
图6. (a) 顶部RDL中介层的制备
(b) 底部RDL基板的制备
顶部RDL中介层由一层铜金属线和用于CCSBs的凸块下金属（UBM）焊盘组成。有机钝化材料封装了金属互连线。每个UBM焊盘上放置一个CCSB，并在晶圆级别进行回流焊。如图6-a所示。每个顶部RDL中介层随后被单独切割，以便以倒装芯片方式附着到底部RDL基板晶圆上。
底部RDL基板有多层金属线，各层金属线之间使用了相同的有机材料。硅芯片以倒装芯片方式键合到底部RDL晶圆上。通过在芯片附着前检查底部RDL，可以确保硅芯片仅附着在已知良好的位置，从而避免在实际生产中损失昂贵的应用特定集成电路（ASIC）芯片。由于底部RDL晶圆几乎没有翘曲，可以应用传统的批量回流焊工艺进行倒装芯片键合。如图6-b所示，芯片与底部基板之间的间隙用底填材料填充。
B
顶部中介层与底部RDL基板的组装
经过分别制备后，单独切割的顶部RDL中介层以倒装芯片方式键合到底部RDL基板晶圆上，如图7所示。所有样品可以在键合前进行检查，以确保没有缺陷，因此只有已知良好的顶部中介层附着在已知良好的底部基板位置上。这是将两个RDL层分开制备的一个关键优势。
图7. 基于RDL的中介层PoP
带CCSBs的工艺流程
在下一步中，通过在晶圆级别进行的填胶工艺完成顶部和底部层之间的间隙填充。底真化合物完全填满间隙，没有空隙。然后，通过激光解粘工艺移除每个单独的顶部RDL层上的晶圆片。为了进行基板载体分离和BGA附着工艺，一个临时载体被键合到顶部RDL层上。在通过批量回流焊工艺将BGA安装到底部RDL基板上之后，对最终的单个封装进行了分割，以得到最终的单个封装。。
四、关键技术和制造结果
基于RDL的集成PoP是使用以下三项关键技术制造的：
(a) 晶圆支持系统（WSS）
(b) RDL制造
(c) 用于垂直互连的铜芯焊球（CCSBs）
A
晶圆支持系统 （WSS）
薄的顶部和底部RDL层利用WSS技术同时进行制备。临时载体晶圆在RDL制造过程中作为支撑结构，因为RDL层的厚度小于50 μm。大多数可用的WSS工艺在载体晶圆和RDL之间使用了一层牺牲层，以便于分离。牺牲层材料可以是液体或薄膜类型，它应该能在高温工艺中不发生任何降解或分层。分离方法包括热滑动、化学蚀刻、机械分离和激光辐照等。载体晶圆还需要在整个RDL加工过程中保持其平整度。因此，所有材料的特性和特性都应仔细审查和测试，以确保稳定的制造。
B
RDL技术
RDL技术的引入导致了中介层PoP在形状因子和电讯号路径的线宽/间距（L/S）方面的显著变化。为了制造底部RDL基板，依次构建了四层介电有机钝化层和三层铜金属线。最后，为硅片和CCSB附着电镀了UBM焊盘。最小线宽/间距（L/S）为5 μm/10 μm，包含UBM在内的总厚度为45 μm。图8显示了底部RDL基板的代表性横截面图像。
图8. 底部RDL基板的截面图像
使用RDL构建集成PoP的一个主要好处是减少了厚度。基于RDL的集成PoP的封装厚度比传统层压基板封装大约薄30%。图9说明了层压基板和RDL集成PoP之间的厚度对比。
图9. 层压基板和基于RDL中介层
PoP之间的比较
C
CCSB 作为垂直互连
CCSB（铜芯焊球）是顶部和底部RDL基板之间垂直互连的代表性组件之一。CCSB由三种材料构成：铜芯球、镍（Ni）层和焊料包覆层。CCSB的尺寸应根据封装高度和CCSB着陆焊盘的间距/直径来选择，以避免在CCSB放置过程或顶部中介层键合过程中出现焊料桥接或不润湿问题。图10显示了基于RDL的集成PoP测试样品的横截面图像。
图10. 横截面图像
a) CCSB（铜芯焊球）
b) 顶部RDL中介层
c) 底部RDL中介层
d) 硅片
e) 除BGA外的封装厚度硅模
五、可靠性性能
对基于RDL的集成PoP测试样品进行了组件级可靠性（CLR）测试。测试按照JEDEC标准执行，如表1所示。测试样品通过了以下所有要求：(a) 在湿气敏感性测试（Precon）L3/260°C条件下的1,000次热循环（TC）条件B，(b) 不进行预处理（Precon）的1,000小时高温存储（HTS）。表2显示了可靠性测试项目、条件、样本数量和结果。所有样品通过了电气开路/短路（O/S）测试和扫描声学断层成像（SAT）测试（见图11）。图12和13展示了经过热循环‘B’和高温存储测试后的微凸点连接和CCSBs的横截面图像。所有连接在所有可靠性测试后均未显示出任何异常。
表2. 可靠性试验条件和结果
所有样品都通过电气0/S测试和扫描声学层析成像SAT)测试进行了检查(见图11)。图12和13显示了TC'B'和HTS测试后微凸点接点和CCSB的横截面图像。在所有可靠性测试后，没有异常。
图11. 声学扫描图像
图12. 硅片微凸点连接的横截面图像
a) TC ‘B’ 1000次循环（使用Precon L3）
b) HTS 1000小时后
图13. CCSB连接的横截面图像
a) TC ‘B’ 1000次循环（带Precon L3）
b) HTS 1000小时后
六、结论
开发了一种基于RDL的新型集成POP工艺，并通过可靠性测试进行了评估。由于仅连接到已知良好的位置因此顶部和底部RDL的单独构建可以最小化硅芯片损失，从而降低成本。此外，由于两个RDL是并行制造的，因此缩短了组装周期时间。与从一侧RDL到另一侧RDL的顺序构建过程相比，其优点如下:
●提高产量管理能力:通过临时测试绘制已知良好位置，可进行选择性组装，最大限度减少良好芯片的损失。
●缩短周期时间:分别并行制作顶部和底部RDL。
●减少形状因数:基于RDL的综合PoP比目前大规模生产的基于层压板的综合Pop薄30%。
