Verilog 时钟分频
out);
input clk,rst;
output clk_out;
reg clk_out;
reg [4:0] count1;
always@( posedge clk or negedge rst)
if ( !rst )
begin
count1 <= 0;
clk_out<= 0;
end
else
begin
if (count1 < 20)
begin
count1 <= count1+1;
if (count1>=10)
clk_out <哗州判=1;
else
clk_out <=0;
end
else
count1 <=0;
end
endmodule
clk_out为输出引脚，rst复位，clk为输入，进行20次计乱改数实迹斗现分频，占空比1：1
verilog 二分频程序
2分频指的是时钟变化频率减半，比如说，时钟clkin每分钟（在0和1之间）变动1000次，clkout是其2分频的结果，那么clkout就是每分钟变动500次；clk_out=~clk_out的意思是每隔一个clkin的周期对clkout取反，则clkout的周期变成了2倍的clkin周期，这就成功的2分频了；而clk_out=1/2clk_in的结果是clkout的值变成的clkin的一半，既clkout在0和0.5之间变动！
