基于国产FPGA+DSP的接收机设计将是下述内容的主要介绍内容，通过这篇文章，小编希望大家可以对接收机的设计的相关情况以及信息有所认识和了解，详细内容如下。
一、FPGA+DSP工作原理及特点介绍
FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输入输出模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。 现场可编程门阵列（FPGA）是可编程器件，与传统逻辑电路和门阵列（如PAL，GAL及CPLD器件）相比，FPGA具有不同的结构。FPGA利用小型查找表（16×1RAM）来实现组合逻辑，每个查找表连接到一个D触发器的输入端，触发器再来驱动其他逻辑电路或驱动I/O，由此构成了既可实现组合逻辑功能又可实现时序逻辑功能的基本逻辑单元模块，这些模块间利用金属连线互相连接或连接到I/O模块。FPGA的逻辑是通过向内部静态存储单元加载编程数据来实现的，存储在存储器单元中的值决定了逻辑单元的逻辑功能以及各模块之间或模块与I/O间的联接方式，并最终决定了FPGA所能实现的功能，FPGA允许无限次的编程。
DSP芯片，也称数字信号处理器，是一种具有特殊结构的微处理器。DSP芯片的内部采用程序和数据分开的哈佛结构，具有专门的硬件乘法器，广泛采用流水线操作，提供特殊的DSP 指令，可以用来快速地实现各种数字信号处理算法。根据数字信号处理的要求，DSP芯片一般具有如下的一些主要特点
（1） 在一个指令周期内可完成一次乘法和一次加法。
（2） 程序和数据空间分开，可以同时访问指令和数据。
（3） 片内具有快速RAM，通常可通过独立的数据总线在两块中同时访问。
（4） 具有低开销或无开销循环及跳转的硬件支持。
（5） 快速的中断处理和硬件I/O支持。
（6） 具有在单周期内操作的多个硬件地址产生器。
（7） 可以并行执行多个操作。
（8） 支持流水线操作，使取指、译码和执行等操作可以重叠执行。
二、基于国产FPGA+DSP的接收机硬件电路设计
1、AD采集前端设计
AD采集前端通过两路中频SMA连接器接收外部输入的中频信号，经过巴伦电路转换为差分信号，而后经过低通放大器和派衰减电路进入ADC芯片，完成模数转换，通过两组16位并口总线送入FPGA进行处理，其电路原理框图如下图所示。
AD采集前端电路结构由国产某型号的ADG芯片及其外围电路组成，FPGA通过SPI总线完成对ADC芯片的寄存器参数配置，ADC芯片则为FPGA提供模效转换后的双通道32位并口数据及输出同步采样时钟，并且ADC芯片与FPGA采用同源的10 MHz输入参考时钟。2、FPGA控制器设计
FPGA控制器将从ADC接收到的双通道32位并口数据进行STFT外理、将外理完的教据通村XNTE总线传给后练的DSP、可以通讨DR3:进行数据缓存，上行千米网口和下行千米网口发送和接收相关数据、对RSD进行存储的读写操作，并且配置接收机的其他芯片参数，其电路原理框图如下图所示。
3、DSP设计
DSP需要完成对两组32位并口STFT处理后数据的参数处理，这对DSP的运算能力和速度有较高的要求。接收机开始工作时，系统初始化模块对DSP进行初始化，DSP对接收到的数据进行门限检测，如果大于门限，说明该信道中有信号存在，才会进行后续的参数测量处理并将处理完的数据通过XINTF总线传给FPGA: 如果小于门限，则认为该信道无信号输出，将该数据舍掉，DSP的门限检测和参数处理流程如下图所示。
4、RSSD存储单元设计
传统接收机并不具备存储功能，这是本接收机设计的一大创新之处，能够解决主机设备存储容量不够而需要扩容的问题,。该RSSD芯片采用的是国产某型号的RSSD芯片，能提供2T的数据存储空间。接收机开始工作时，系统初始化模块对RSSD进行初始化，当RSSD接收到读写操作指令时，进行后续的读写操作，若没有接收到读写机作指令，则进入待机模式，RSSD的工作流程如下图所示。
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