即使天线馈线严重不匹配，大多数 Wi-Fi 和蓝牙设计似乎都会在电路板启动期间工作，但随后您需要进行范围测试和数据完整性测试。
最近，我们团队的信号完整性小组被要求重新设计现有的 5GHz 接地共面波导 HYPERLINK 馈线，以提高客户电路板上的 Wi-Fi 子系统的性能。测量显示，馈线阻抗约为 38 欧姆。
在进行仿真之前，我们发现原始设计存在几个问题，包括：
未考虑阻焊层对走线阻抗的影响
在计算走线阻抗时没有考虑 PCB 凹蚀
附近非参考接地平面的切口不正确
对现有的馈线进行了仿真，然后根据仿真结果改进了共面几何形状，以满足 50 欧姆的阻抗要求。结果，客户报告称，新 PCB 大大提高了 Wi-Fi 性能。
本文讨论了初始 HYPERLINK的共面几何形状、上述三项的影响以及最终的共面几何形状。图中显示了不同共面配置的 E‐Field 图，以说明接地共面设计中可能出现的有意和无意耦合（假设读者熟悉共面波导 (CPW) 和接地共面波导 (GCPW) 的基本结构）。
接地共面波导
由于现代电路板上 Wi-Fi 和蓝牙集成的普及，接地共面波导在 PCB 设计中变得越来越普遍。与传统微带传输线相比，接地共面波导具有以下优势：
损耗更低：更多 E‐field 线在空气中传播，而不是在有损耗的 PCB 材料中流动。这样，在 5GHz 频率下工作的 PCB 设计中，可以使用更便宜的 FR‐4。
隔离度：与微带线相比，GCPW 线可提供更好的隔离度，因为场线受到更紧密的限制。
灵活的几何形状：GCPW 阻抗主要由迹线和共面接地结构之间的间隙控制。与微带传输线相比，这可以使迹线宽度具有更大的灵活性。
降低铜表面粗糙度损耗：微带线中的电流往往集中在走线底部，而此处的铜最粗糙（以促进与电介质的粘附）。设计合理的 GCPW 传输线往往将电流集中在走线边缘，此处的表面更光滑。
卓越的匹配元件布局：大多数蓝牙或 Wi-Fi 射频馈线都需要串联和/或并联匹配元件。由于 GCPW 的接地与走线紧邻，因此并联元件可以直接安装在走线和共面接地之间，从而消除了与通孔相关的寄生效应。
有许多工具可用于计算 GCPW 结构的阻抗，但互联网上提供的免费工具通常对可分析的结构类型有限制。基本结构通常可以计算，但近铜结构的影响通常需要 EM 模拟才能正确建模。
PCB描述
所考虑的 PCB 是用于消费产品的高容量四层电路板，采用标称 Dk（介电常数）为 4.2 的 FR4 电介质制造。电路板厚度约为 45 mil。GCPW 位于第 1 层，接地参考岛位于第 3 层。第 2 层是接地平面层。第 3 层是电源平面层，也具有 GCPW 的接地参考岛，第 4 层是信号层。直径为 8 mil 的通孔将第 1 层接地平面与第 3 层参考平面和第 2 层上的主接地平面连接起来。
初始 PCB 上的接地共面波导几何形状是使用互联网上找到的免费传输线计算工具设计的。GCPW 的走线宽度约为 24 密耳。该走线宽度的选择与 Wi-Fi 模块和天线连接器的引脚尺寸相匹配。电镀后的走线厚度约为 1.5 密耳。共面走线位于接地参考平面上方约 37 密耳处。
根据此输入，我们的客户最初使用的传输线计算工具确定共面间隙为 3 mil。第 2 层接地平面上有一个切口。PCB 设计师将此切口的宽度与第 1 层共面接地浮雕的宽度相匹配，因此第 2 层平面上的切口宽度为 30 mil，如上图所示。
初步分析与模拟
在检查用于设计初始电路板上的共面几何结构的传输线计算器时，发现该工具没有考虑电路板上的阻焊层；此外，它也没有考虑 PCB 凹蚀。对于位于 PCB 外层的边缘耦合结构，阻焊层和 PCB 凹蚀会显著影响走线阻抗，尤其是当结构表现出强耦合时。显然，如果共面阻抗分析中不包含这些因素，计算的准确性就会受到影响。同样明显的是，靠近共面走线的第 2 层接地平面的存在也会影响走线阻抗。
考虑到这一点，我们进行了一系列模拟，以量化阻焊层、蚀刻以及第 2 层接地平面与共面走线的紧密接近度的影响。Ansoft 的 Q2D 场求解器工具用于此建模。模拟及其结果如下所示：
无阻焊层、无凹蚀、无 L2 接地平面： Q2D 模拟报告阻抗为 43.0 欧姆。另一款商用 2D 场解算器 LINPAR 报告阻抗为 42.7 欧姆，与 Q2D 模拟结果高度一致。这是免费软件阻抗计算器分析的结构，错误地将阻抗报告为 50 欧姆。
无阻焊层、无蚀刻、无 L2 接地平面
存在阻焊层，无蚀刻，无 L2 接地平面：对于此模拟，将阻焊层添加到模型中。Q2D 模拟报告阻抗为 37.9 欧姆。阻焊层的存在增加了共面迹线和共面接地平面之间的耦合，从而显著降低了阻抗。
存在阻焊层、无蚀刻、无 L2 接地平面
存在阻焊层、存在凹蚀、无 L2 接地平面：此模拟在共面走线和共面接地中添加了凹蚀。Q2D 模拟报告的阻抗为 39.9 欧姆。凹蚀降低了共面走线和共面接地平面之间的耦合，这相对于前一种情况略微增加了阻抗。
存在阻焊层、存在凹蚀、无 L2 接地平面
存在阻焊层、存在凹蚀、存在 L2 接地平面：这是在原始 PCB 设计中实现的结构。Q2D 仿真报告阻抗为 36.5 欧姆。接地平面靠近共面走线会增加与地的耦合，从而降低阻抗。36.5 欧姆的仿真结果接近初始 PCB 设计上走线阻抗的测量值 38 欧姆。
存在阻焊层、存在凹蚀层、存在 L2 接地平面
阻抗优化
为了将 GCPW 结构的阻抗优化到 50 欧姆，策略是首先确定（使用模拟）满足 50 欧姆要求的共面几何形状。然后，一旦确定了该几何形状，就会将第 2 层的接地平面添加到模拟中，并使用模拟优化第 2 层接地平面切口的宽度。
步骤 1：在阻抗优化过程的第一步中，通过对共面间隙进行连续模拟扫描，将第 1 层共面间隙的宽度优化为 50 欧姆。发现最佳间隙为 5.7 密耳，因此模型阻抗为 50.07 欧姆。通过模拟确定的这个最佳间隙几乎是原始 PCB 设计上间隙宽度的两倍。下面显示了模拟共面阻抗与共面间隙的关系图。
阻抗与 CPW 间距的关系
步骤 2：在第二个优化步骤中，共面间隙固定为 5.7 mil，将第 2 层接地平面添加到模型中，并将第 2 层接地平面上的切口宽度从 24 mil 扫描到 80 mil。根据以往的经验，我们知道与第 1 层总共面间隙（30 mil）相似的第 2 层平面切口宽度会导致阻抗过低，但我们希望模拟小于预期解决方案范围的宽度，以便查看阻抗与接地切口宽度函数的表现。
下面显示了两张阻抗与接地切口宽度的关系图。第一张图显示接地平面切口宽度从 24 到 80 mil，而第二张图将焦点缩小到接地切口宽度从 50 到 80 mil。
阻抗与平面切割宽度的关系，24 至 80 密耳（顶部），50 至 80 密耳（底部）
从这些图中可以看出，当第 2 层接地平面不存在时，阻抗正在收敛到优化过程第一步中计算出的 50.07 欧姆值。从这些图中可以观察到的另一个现象是，第 2 层接地平面切口宽度大于约 58 密耳不会显著改变阻抗，因此这是为新 PCB 设计选择的接地平面切口的尺寸。结果阻抗为 49.9 欧姆。
