Vivado非工程模式精细设计，深入解析，助你高效掌握设计精髓。

修改设计路径,将启动Vivado  Tcl环境，并修改路径，将路径指向设计文件所在的目录。下面给出修改路径的步骤。   第一步：在Windows操作系统的主界面下，执行菜单命令【开始】—【所有程序】—【Xilinx Design Tools】—【Vivado2018.X】—【Vivado2018.X Tcl Shell】，弹出“Vivado 2018.x Tcl Shell”界面，如图4.1所示，在一系列提示信息后，出现提示符“Vivado%”。

第二步：如图4.2所示，修改路径，指向当前提供设计源文件的目录。在“Vivado%”提示符后面输入命令“cd e:/vivado_example/gate_verilog_no_project”。

设置设计的输出路径,将设置设计的输出路径，设置设计输出路径的步骤如下所示。 第一步：如图4.3所示，在“Vivado%”提示符后输入命令“set outputDir ./gate_Created_Data/top_output”。

第二步：在“Vivado%”提示符后输入命令“file mkdir $outputDir”。  
读取设计文件,将读取设计的源文件和约束文件，读取设计源文件和约束文件的步骤如下所示。 第一步：如图4.4所示，在“Vivado%”提示符后输入命令“read_verilogtop.v”。 第二步：在“Vivado%”提示符后输入命令“read_xdctop.xdc”。

运行设计综合,
  将对设计进行综合，并执行分析。非工程模式下运行设计综合并执行分析的步骤如下所示。公众号：OpenFPGA 第一步：在“Vivado%”提示符后输入“synth_design -top top -part xc7a75tfgg484-1”命令，对设计进行综合 synth_design命令完整的语法格式为:  
 
运行设计布局
对设计运行布局、逻辑优化、写设计布局检查点和生成时序总结报告。对设计进行布局和逻辑优化，以及进行分析的步骤如下所示。 第一步：在“Vivado%”提示符后输入“opt_design”命令，对设计进行优化。
 
运行设计布线
将对设计进行布线、写检查点、生成时序总结报告、生产时序报告、生产时钟利用率报告和生成功耗报告，写verilog文件和xdc文件。运行设计布线及分析结果的步骤如下所示。公众号：OpenFPGA 第一步：在“Vivado%”提示符后输入“route_design”命令，对设计进行布线。  
 
生成比特流文件线
将生成比特流文件。生成比特流文件的步骤如下所示。 在“Vivado%”提示符后输入“write_bitstream -force $outputDir/top.bit”命令，将会生成比特流文件。  
下载比特流文件,将下载比特流文件到FPGA中。下载比特流文件的步骤如下所示。     第一步：在“Vivado%”提示符后面输入“open_hw”命令，该命令用于打开硬件。公众号：OpenFPGA 第二步：在“Vivado%”提示符后面输入“connect_hw_server”命令，该命令用于连接服务器。图4.8给出了输入该命令后返回的连接服务器信息，表示连接服务器成功。

第三步：在“Vivado%”提示符后面输入“current_hw_target”命令，该命令用于显示当前连接的硬件目标。图4.9给出了输入该命令后返回的硬件目标信息。

  第四步：在“Vivado%”提示符后面输入“open_hw_target”命令，该命令用于打开硬件目标。 第五步：在“Vivado%”提示符后面输入set_property PROGRAM.FILE {e:/vivado_example/gate_verilog_no_project/gate_Created_Data/top_output/top.bit} [lindex[get_hw_devices]]命令，该命令用于分配编程文件。 第六步：在“Vivado%”提示符后面输入“program_hw_devices [lindex[get_hw_devices]]”命令，该命令用于对FPGA器件进行编程。如果编程成功，则出现“Done pin status:HIGH”的提示信息，如图4.11所示,