3D亚纳米时代,CMOS逻辑电路如何发展?

2023-11-22

3D亚纳米时代,CMOS逻辑电路如何发展?
  IEDM(国际电子器件会议)是全球最大的半导体器件技术和工艺技术国际会议。这次,我们将简要介绍“存储器”以外领域的著名讲座。这些领域包括“下一代CMOS”、“将器件构建到多层布线工艺中的技术”、“传感器内计算技术”、“宽间隙器件”和“图像传感器”。有不少关于“下一代CMOS”的著名讲座。因此,我们将它们分为“互补FET”、“2D材料”和“多层布线”子类别,按顺序进行介绍。
 将构成CMOS的两个FET堆叠起来,将硅面积减少一半
第一个是“下一代CMOS逻辑”领域中的“互补FET(CFET)”。CMOS逻辑电路由至少两个晶体管组成:一个n沟道MOSFET和一个p沟道MOSFET。晶体管数量最少的逻辑电路是反相器(逻辑反相电路),由1个n沟道MOS和1个p沟道MOS组成。换句话说,它需要相当于两个晶体管的硅面积。 CFET是这两种类型MOSFET的三维堆叠。理论上,可以使用一个FET占用的硅面积来创建CMOS逻辑。与传统CMOS相比,硅面积减半。但制造工艺相当复杂,挑战重重,打造难度较大。 在IEDM2023上,CFET研发取得了重大进展。台积电和英特尔均推出了单片堆叠下层FET和上层FET的CMOS电路。台积电演示了一个CFET原型,该原型将n沟道FET单片堆叠在p沟道FET之上。所有FET均具有纳米片结构。栅极间距为48nm。制造成品率达90%以上。目前的开/关比超过6位数。 英特尔设计了一个CFET原型,将三个n沟道FET单片堆叠在三个p沟道FET之上。所有FET均具有纳米带结构(与纳米片结构基本相同的结构)。我们制作了栅极间距为60nm的CMOS反相器原型并确认了其运行。
 采用二维材料制成GAA结构的纳米片通道
下一代CMOS逻辑晶体管的另一个有希望的候选者是通道是过渡金属二硫属化物(TMD)化合物的二维材料(单层和极薄材料)的晶体管。当MOSFET的沟道尺寸缩短时,“短沟道效应”成为一个主要问题,其中阈值电压降低且变化增加。减轻短沟道效应的一种方法是使沟道变薄。TMD很容易形成单分子层,原则上可以创建最薄的通道。 TMD沟道最初被认为是一种用于小型化传统平面MOSFET的技术(消除了对鳍结构的需要)。最近,选择TMD作为环栅(GAA)结构的沟道材料的研究变得活跃。候选通道材料包括二硫化钼(MoS2)、二硫化钨(WS2)和二硒化钨(WSe2)。 包括台积电等在内的联合研究小组开发了一种具有纳米片结构的n沟道FET,其中沟道材料被MoS2单层取代。栅极长度为40nm。阈值电压高,约为1V(常关操作),导通电流约为370μA/μm(Vds约为1.0V),电流开关比为10的8次方。 imec和英特尔的联合研究团队使用300mm晶圆上的2D沟道候选材料制造了原型n沟道MOS和p沟道MOS,并评估了它们的特性。候选材料有MoS2、WS2和WSe2。MoS2单层膜适用于n沟道FET,WSe多层膜适用于p沟道FET。 包括台积电等在内的联合研究小组开发出一种二维材料晶体管,其电流-电压特性与n沟道FET和p沟道FET相同(10-1)。MoS2(一种n沟道材料)和WSe2(一种p沟道材料)在蓝宝石晶圆上生长,并逐个芯片转移到硅晶圆上。此外,英特尔还原型制作了具有GAA结构的二维材料沟道FET,并在n沟道和p沟道上实现了相对较高的迁移率。
 石墨烯、钌和钨将取代铜(Cu)互连
多层布线是支持CMOS逻辑扩展的重要基础技术。人们担心,当前流行的铜(Cu)多层互连的电阻率将由于小型化而迅速增加。因此,寻找金属来替代Cu的研究非常活跃。候选材料包括石墨烯、钌(Ru)和钨(W)。 台积电将宣布尝试使用石墨烯(一种片状碳同素异形体)进行多层布线。当我们制作不同宽度的互连原型并将其电阻与铜互连进行比较时,我们发现宽度为15nm或更小的石墨烯互连的电阻率低于铜互连的电阻率。石墨烯的接触电阻率也比铜低四个数量级。将金属离子嵌入石墨烯中可以改善互连的电性能,使其成为下一代互连的有前途的材料。 imec制作了高深宽比(AR)为6至8、节距为18nm至26nm的Ru两层精细互连原型,并评估了其特性。制造工艺为半镶嵌和全自对准过孔。在AR6中原型制作宽度为10nm(对应间距18nm至20nm)的Ru线测得的电阻值低于AR2中模拟的Cu线的电阻值。 应用材料公司开发了一种充分利用W的低电阻互连架构。适用于2nm以上的技术节点。我们充分利用W衬垫、W间隙填充和WCMP(化学机械抛光)等基本技术。
 将存储器等元件纳入多层布线过程
一种有些不寻常的方法是研究多层互连过程(BEOL)中的存储器等构建元件。多层布线下面通常是CMOS逻辑电路。因此,理论上,BEOL中内置的元件不会增加硅面积。它是提高存储密度和元件密度的一种手段。 斯坦福大学和其他大学的联合研究小组将提出在多层逻辑布线工艺中嵌入氧化物半导体(OS)增益单元晶体管型存储元件的设计指南。操作系统选择了氧化铟锡(ITO)FET。我们比较了OS/Si混合单元和OS/OS增益单元。 imec开发了MRAM技术,可将自旋轨道扭矩(SOT)层和磁隧道结(MTJ)柱减小到大致相同的尺寸(39-3)。它声称可以将功耗降低到传统技术的三分之一,将重写周期寿命延长10的15次方,并减少存储单元面积。 加州大学洛杉矶分校率先集成了压控MRAM和CMOS外围电路(39-4)。MRAM的切换时间极短,为0.7ns(电压1.8V)。原型芯片的读取访问时间为8.5ns,写入周期寿命为10的11次方。
 将计算功能纳入传感器中
我还想关注“传感器内计算技术”,它将某种计算功能集成到传感器中。包括旺宏国际在内的联合研究小组将展示基于3D单片集成技术的智能图像传感器。采用20nm节点FinFET技术,将类似于IGZODRAM的存储层单片层叠在CMOS电路层的顶部,并在其顶部层叠由二维材料MoS2制成的光电晶体管阵列层。光电晶体管阵列的布局为5×5。 西安电子科技大学和西湖大学的联合研究小组设计了一种光电神经元,由一个光电晶体管和一个阈值开关组成,用于尖峰神经网络。对连续时间内的传感信号(光电转换信号)进行压缩编码。
 在硅晶圆上集成GaN功率晶体管和CMOS驱动器
对于能带隙比Si更宽的化合物半导体器件(宽禁带器件),在Si晶圆上制造氮化镓(GaN)基HEMT的运动十分活跃。英特尔在300mm硅晶圆上集成了GaN功率晶体管和CMOS驱动器。CMOS驱动器是GaN增强型n沟道MOSHEMT和Sip沟道MOSFET的组合。用于GaN层的Si芯片使用(111)面。对于SiMOSFET,将另一个(100)面的硅芯片粘合在一起,只留下薄(100)层,用作沟道。 CEA Leti开发了用于Ka波段功率放大器的AlN/GaN/Si MIS-HEMT。兼容200mm晶圆Si CMOS工艺。通过优化SiN栅极绝缘膜原型制作的HTMT的ft为81GHz,fmax为173GHz。28GHz时的PAE(功率负载效率)极高,达到41%(电压20V)。假设我们已经实现了与GaN/SiC器件相当的性能。
 6400万像素、像素尺寸为0.5μm见方的小型CMOS图像传感器
在图像传感器中,显著的成果包括像素数量的增加、像素尺寸的减小、噪声的减少以及自动对焦功能的进步。三星电子已试制出具有6400万像素、小像素尺寸为0.5μm见方的高分辨率CMOS图像传感器。 使用铜电极混合键合堆叠三个硅芯片,并为每个像素连接一个光电二极管和后续电路。与传统型号相比,RTS(随机电报信号)噪声降低了85%,FD(浮动扩散)转换增益提高了67%。 OmniVision Technologies开发了一款HDR全局快门CMOS图像传感器,其像素间距为2.2μm。它是通过将两片硅片粘合在一起而制成的。FPN(固定模式噪声)为1.2e-(rms值),时间噪声为3.8e-(rms值)。 佳能已经推出了双像素交叉CMOS图像传感器原型,其中一对光电二极管以90度扭转排列。通过全方位相位差检测执行自动对焦(AF)。AF的最低照度低至0.007lux。

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