概要：摩尔定律放缓，Multi-Die设计通过异构集成多个芯片提升性能。UCIe标准实现Die-to-Die连接标准化，支持不同代工厂和节点的芯片互连。新思科技提供UCIe IP解决方案，优化芯片设计。与各大代工厂合作，推动Multi-Die设计和UCIe标准发展，为半导体行业注入新活力。
随着摩尔定律的步伐逐渐放缓，那些不满足于现状的开发者们，如同探险家般，踏上了寻找突破物理极限的征途。而在这无尽的探索中，Multi-Die设计犹如一颗璀璨的星辰，照亮了前行的道路。这种设计能够巧妙地异构集成多个半导体芯片，犹如魔法般赋予了产品更卓越的带宽、性能和良率。
Multi-Die设计的背后，离不开封装技术的飞跃性进步，更离不开那项至关重要的通用芯粒互连技术（UCIe）标准。它如同一座桥梁，连接了不同的芯片，使得开发者能够自由混合搭配来自不同供应商、不同代工厂工艺节点的多个芯片或小芯片。在UCIe IP的助力下，Die-to-Die连接实现了标准化，不同的芯片之间得以无缝通信，仿佛它们本就是一体。
从单个供应商处采购IP，如同掌握了一把金钥匙，开启了高效、协同的芯片设计之旅。它充分利用了完整的芯片设计和验证流程，即使设计中包含了多个供应商和代工厂工艺节点的芯片，也能确保它们协同工作、共同前行。这种方法的优势显而易见：
- 设计时间大大缩短，设计风险显著降低
- 结果质量稳步提升，客户满意度大幅上升
- 项目进展迅速，市场响应更加敏捷
新思科技作为行业的佼佼者，为开发者们提供了丰富多样的UCIe IP解决方案。这些方案针对主要代工厂及标准和先进封装进行了深度优化，已在众多代工厂工艺节点上展现出其独特的优势。接下来，我们将一同探讨在单个封装中混合搭配芯片所带来的无尽可能，以及来自单个供应商、支持多个代工厂和多个节点的UCIe IP如何助力开发者们设计出更加卓越的芯片。
UCIe协议如同一位英勇的领航员，引领着Multi-Die芯片驶向更加广阔的海洋。随着高带宽应用对Multi-Die设计的青睐有加，UCIe提供的可靠保障功不可没。虽然Multi-Die架构仍让一些人持怀疑态度，但UCIe为其定义了完整的堆栈，确保了互操作性和无缝连接。在更多的芯片被集成到单个封装中时，UCIe IP帮助维持了原有的延迟，同时降低了功耗、提升了性能。UCIe规范在PHY的两侧之间设有冗余通道，确保了高可靠性，并支持通过这些额外通道进行修复。
当开发者们熟悉了某个供应商的IP后，他们便能如鱼得水般继续使用该供应商的其他IP解决方案，保持方法和流程的一致性。这种一致性不仅加速了设计实施和验证过程，还提高了设计质量和效率。
新思科技深知Multi-Die设计所带来的挑战，并始终致力于让设计过程变得更加轻松、高效。其UCIe IP中包含控制器、PHY和验证IP，已在众多代工厂工艺节点上成功设计出芯片。同时，新思科技正与代工厂合作伙伴紧密合作，为更多工艺节点开发UCIe IP，让开发者们能够灵活地在单个封装中混合搭配异构芯片，创造出更多可能。
合作伙伴的力量
格芯：新思科技与格芯携手合作，在格芯12LP和12LP+工艺技术上开发UCIe IP，助力汽车、人工智能物联网（AIoT）及航空航天和政府应用发挥Multi-Die设计的能效和性能优势。
英特尔代工厂：英特尔与新思科技扩大合作，力求在英特尔先进工艺节点上实现业界领先的IP。此外，双方还针对英特尔先进工艺节点开发UCIe IP，共同推动半导体行业的发展。
三星代工厂：新思科技与三星紧密合作，提供了一系列新思科技IP组合。UCIe标准IP在三星SF5A工艺上的成功流片使得客户能够无缝转向Multi-Die设计。同时，双方正在多个节点上开发UCIe标准IP和UCIe先进IP，以满足不同
