Efinity目前不支持联合仿真，只能通过调用源文件仿真。
我们生成一个fifo IP命名为fifo_sim
在Deliverables中保留Testbench的选项。
在IP的生成目录下会有以下几个文件
我们来看下modelsim.do文件，里面vlog了fifo_tb.sv文件，另外还调用了flist文件里的文件，flist只有一个文件那就是fifo_sim.v。所以这个仿真只使用了两个文件。
如果生成默认的IP或者自己的IP,目前FIFO的IP仿真可能会有一个错误 。提示在fifo_tb.sv的409行没有rd_valid_o和almost_empty_o
这是因为仿真文件只能仿真特定配置的IP，或者自带的仿真文件只适用于某些参数的设置。上面的问题是因为IP生成是没有打开Enable Programmbel Empty Option和Optional Signals两个选项。
我们需要打开这两个选项重新生成IP，注意重新生成IP时要关闭modeslim.
这里在把modelsim的路径转向文件所在的路径，比如我的路径如下：
cd E:/FPGA_Prj//ip/fifo_sim/Testbench/
然后执行do modelsim.do即可以仿真。
